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關于舉辦“納米級低功耗容錯數(shù)字IC設計高級培訓班”的通知（培訓+證書）2015年10月26-
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工業(yè)和信息化部人才交流中心 比利時微電子研究中心IMEC 關于舉辦“納米級低功耗容錯數(shù)字IC設計高級培訓班”的通知 各有關單位： 為貫徹落實《國家集成電路產業(yè)發(fā)展推進綱要》，推進工業(yè)和信息化部“軟件和集成電路人才培養(yǎng)計劃”的實施，培養(yǎng)一批掌握核心關鍵技術，處于世界前沿水平的中青年專家和技術骨干，以高層次人才隊伍建設推動共性、關鍵性、基礎性核心領域的整體突破，促進我國軟件和集成電路產業(yè)持續(xù)快速發(fā)展，工業(yè)和信息化部人才交流中心和比利時微電子研究中心IMEC定于2015年10月26-27日在北京大學共同舉辦“納米級低功耗容錯數(shù)字IC設計高級培訓班”，邀請世界數(shù)字IC設計領域著名專家、荷蘭埃因霍芬理工大學教授、比利時微電子研究中心IMEC研究員Hailong Jiao授課。 本次課程首先介紹納米級集成電路設計面臨的挑戰(zhàn)，隨后講解多種先進的低功耗設計技術，涉及到技術原理（設計挑戰(zhàn)、休眠晶體管尺寸、物理設計等）和電源門控設計的高級主題 （噪聲抑制、數(shù)據(jù)保留、存儲電源門控等）。還將介紹適用于移動和可穿戴設備主動節(jié)電的超低電壓設計技術（如晶體管尺寸）。最后針對工藝、電壓和溫度變化下的設計裕度降低以及老化效應，介紹新的低功耗范式（例如better-than-worst-case設計）、容錯電路和系統(tǒng)設計技術。 現(xiàn)將有關事宜通知如下： 一、主辦單位 工業(yè)和信息化部人才交流中心 比利時微電子研究中心（IMEC） 二、協(xié)辦單位 北京大學（信息科學技術學院） 麥姆斯咨詢 三、參加對象 本次課程面向相關集成電路企業(yè)、科研院所和高等院校從事相關領域的工程師和研究人員。課程采用中文授課，英文PPT課件，要求學員具備相應英語水平。 四、培訓安排 培訓時間：2015年10月26-27日（2天） 培訓地點：北京大學（微納電子大廈），北京市海淀區(qū)頤和園路5號 日程安排： 10月25日下午15:00-17:00報到 10月26日上午8:30舉行開班儀式 10月27日下午17:00舉行結業(yè)儀式 其余為上課時間：上午8:30-12:00，下午14:00-17:30 結業(yè)儀式將頒發(fā)工業(yè)和信息化部人才交流中心和比利時微電子研究中心（IMEC）共同證書，參加培訓者可推薦參加國家“軟件和集成電路人才培養(yǎng)計劃”評選。 五、報名方式 請各單位收到通知后，積極選派人員參加。請發(fā)送Email至麥姆斯咨詢。 郵件題目格式為：報名納米級低功耗容錯數(shù)字IC設計高級培訓班+單位+人數(shù) 麥姆斯咨詢： 聯(lián)系人：吳越 電話：15190305084 E-mail：WuYue@MEMSConsulting.com 附件1：課程大綱 Day One 第一天 1. Nanoscale IC design challenge The important design challenges and issues in nanoscale digital integrated circuits The behaviors of transistors and circuits under the influence of short channel effects The effects of process variations and temperature on nanoscale transistors and circuits 納米級IC設計挑戰(zhàn) 納米級數(shù)字集成電路中重要的設計挑戰(zhàn)和問題 短溝道效應的影響下的晶體管和電路行為 工藝變化和溫度對納米晶體管和電路的影響 2. low power design techniques The different sources of power consumption in active circuits and idle circuits The state-of-the-art low power design techniques for reducing dynamic power consumption as well as leakage power consumption 低功耗設計技術 有源電路和空載電路中功耗的不同來源 為減少動態(tài)功耗和泄漏功耗的領先低功耗設計技術 3. Power gating I—Fundamentals Power gating is the most commonly used leakage power reduction technique in idle circuits. In this session, the concept of power gating is introduced. Different implementation styles of power gating are presented. A variety of design challenges for implementing power gating is examined. The methods to size sleep transistors for power-gated circuits are explored. Different techniques to reduce the sizes of sleep transistors are introduced. 電源門控第一部分—原理 電源門控是空載電路中最常用的減少泄漏功率的技術。本部分介紹電源門控設計的概念，并講述電源門控不同的實現(xiàn)風格。本部分將檢視實現(xiàn)電源門控面臨的各類設計挑戰(zhàn)，還將探討為電源門控電路確認休眠晶體管尺寸的方法。同時介紹縮小休眠晶體管尺寸的不同技術。 4. Power Gating II—Advanced topics In order to solve the various design issues with power gating, several advanced topics for implementing power gating are presented in this session. First of all, the mode transition scheduling techniques are explained to reduce the mode transition noise, delay, and energy overhead of power-gated circuits. Afterwards, how to implementing data retention in flip-flops and SRAM circuits are investigated. Finally, the tricks to implement power gating in back-end flow are introduced. 電源門控第二部分—高級主題 為解決電源門控中的各種設計問題，本部分將講述實現(xiàn)電源門控中的一些高級主題。首先，將解釋模式切換調度技術，用以降低電源門控電路的模式切換噪聲、延遲和能源開銷。之后，將深入研究如何在觸發(fā)器和SRAM電路中實現(xiàn)數(shù)據(jù)保留。最后將介紹在后端流程中實現(xiàn)電源門控的技巧。 Day Two 第二天 5. Ultra-low voltage IC design The energy profile of integrated circuits with voltage scaling is explored. The reasons why people would like to go to subthreshold region or near-threshold region for circuit operations are explained. The behavior of logic circuits in near-/sub-threshold regions is presented. The corresponding design challenges in ultra-low voltage regions are revealed. A new methodology for subthreshold standard cell library design is introduced. The challenges of SRAM circuit design in ultra-low voltage region are introduced. Different techniques to facilitate ultra-low voltage SRAM circuit design are presented. 超低電壓IC設計 將結合電壓縮放探討集成電路的能線圖，并解釋為什么人們會喜歡去亞閾區(qū)或近閾區(qū)進行電路操作。講述亞閾區(qū)和近閾區(qū)邏輯電路的行為，并揭示超低電壓區(qū)相應的設計挑戰(zhàn)。同時介紹閾下標準單元庫的設計的新方法。 本部分將介紹超低電壓區(qū)域SRAM電路設計面臨的挑戰(zhàn)，并講述輔助超低電壓SRAM電路設計的不同技術。 6. Error-resilient circuit and system design The influence of process, temperature, and voltage variations as well as aging and soft errors is so significant that designers have to leave large margins to deal with the worst-case scenario. The concept of “better-than-worst-case” design is introduced in this session. Different circuit techniques to deal with the timing violations under the influence of process, temperature, and voltage variations are explored. Furthermore, techniques to deal with the aging issues are investigated. 容錯電路和系統(tǒng)設計 工藝、溫度、電壓的變化以及老化和軟錯誤的影響是如此重要，以至于設計者不得不留出大的裕度以應付最壞的情況。此部分將介紹"better-than-worst-case "設計的概念，并探討在工藝、 溫度、電壓的變化的影響下處理時序沖突的電路技術。此外，還將深入研究應對老化問題的技術。 附件2：授課專家簡介 Hailong Jiao 埃因霍芬理工大學教授，比利時微電子研究中心IMEC研究員 Hailong Jiao于香港科技大學獲得電子和計算機工程博士學位后進入荷蘭埃因霍芬理工大學電氣工程系的電子系統(tǒng)團隊，并被評為教授，同時還兼任比利時微電子研究中心IMEC研究員。他的主要研究領域是低功耗和超低功耗的容錯VLSI電路與系統(tǒng)設計，包括容錯系統(tǒng)、近似計算、超動態(tài)電壓縮放、電源-地門控技術、穩(wěn)健和高能效的電源分布網絡、低功耗和穩(wěn)健存儲器電路和容噪聲互連等，同時還致力于新興設備和設備-電路協(xié)同設計、3D集成和可制造性設計。他合著并發(fā)表在國際性期刊和大會的論文30余篇，并擁有2項專利。他是Elsevier Microelectronics Journal 和World Scientific Journal of Circuits, Systems, and Computers的副編輯，同時擔任了多個會議的技術委員會成員，包括：IEEE Asia and South Pacific Design Automation Conference (ASP-DAC 2016)、HiPEAC 2015 (MemTDAC: Memristor Technology, Design, Automation and Computing)、IEEE Computer Society Annual Symposium on VLSI (ISVLSI 2014, 2015)、ACM/SIGDA Great Lakes Symposium on VLSI (GLSVLSI 2011) 附件3：主辦單位介紹 工業(yè)和信息化部人才交流中心（國家IC人才培養(yǎng)平臺）是工業(yè)和信息化部負責人才培養(yǎng)、國際交流合作、智力引進、人才戰(zhàn)略研究和咨詢等工作的直屬一類事業(yè)單位，圍繞國家和工業(yè)和信息化部的重大工程和重點領域開展相關工作。目前承擔國家“軟件和集成電路人才培養(yǎng)計劃”和“高端裝備人才培養(yǎng)計劃”的組織實施工作。中心與世界頂尖科研機構和著名跨國公司、高校如比利時IMEC、德國弗朗霍夫研究院、美國麻省理工學院計算機中心、斯坦福大學、IBM、MICROSOFT、CISCO、芬蘭NOKIA、瑞士洛桑國際學院、西班牙IESE商學院等長期開展合作。 比利時微電子研究中心(IMEC)，成立于1984年，位于比利時魯汶市，是全球最先進的獨立微電子研究機構。研究方向主要集中在信息和通信技術、醫(yī)療保健和能源等領域，領先產業(yè)界3至10年的技術需要，在全球半導體界備受推崇。IMEC目前擁有來自75個國家和地區(qū)的員工超過2000名，其中包括超過600名產業(yè)界的常駐研究員和客座研究員。合作伙伴包括英特爾，臺積電，三星，高通，應用材料等世界知名公司。除總部在比利時魯汶外，IMEC在荷蘭、臺灣、中國、印度、美國及日本均設有分部。 |
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