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Verliog HDL 經(jīng)典教材 已有13人參與
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《Verilog HDL高級數(shù)字設(shè)計(第1版)(中文版)》依據(jù)數(shù)字集成電路系統(tǒng)工程開發(fā)的要求與特點,利用Verilog HDL對數(shù)字系統(tǒng)進行建模、設(shè)計與驗證,對ASIC/FPGA系統(tǒng)芯片工程設(shè)計開發(fā)的關(guān)鍵技術(shù)與流程進行了深入講解,內(nèi)容包括:集成電路芯片系統(tǒng)的建模、電路結(jié)構(gòu)權(quán)衡、流水、多核微處理器、功能驗證、時序分析、測試平臺、故障模擬、可測性設(shè)計、邏輯綜合、后綜合驗證等集成電路系統(tǒng)的前后端工程設(shè)計與實現(xiàn)中的關(guān)鍵技術(shù)及設(shè)計案例。書中以大量設(shè)計實例敘述了集成電路系統(tǒng)工程開發(fā)需遵循的原則、基本方法、實用技術(shù)、設(shè)計經(jīng)驗與技巧。 [ Last edited by txlsw on 2012-4-13 at 00:13 ] |
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