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百味小生金蟲 (小有名氣)
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【校招/社招/實(shí)習(xí)】天津中科智能技術(shù)研究院有限公司招聘研發(fā)
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天津中科智能技術(shù)研究院有限公司招聘（原天津中科先進(jìn)技術(shù)有限公司） 天津中科智能技術(shù)研究院有限公司是中國(guó)科學(xué)院自動(dòng)化研究所和天津中科智能技術(shù)研究院合資成立的高新技術(shù)企業(yè)，因業(yè)務(wù)發(fā)展需求，誠(chéng)招國(guó)內(nèi)優(yōu)秀人才。 （1）數(shù)字前端設(shè)計(jì)工程師（員工2~3名，學(xué)生2~3名） 崗位職責(zé)： 1、 參與DSP處理器項(xiàng)目，進(jìn)行運(yùn)算部件功能實(shí)現(xiàn)和驗(yàn)證； 2、 了解常見運(yùn)算部件功能和常用算法，根據(jù)算法實(shí)現(xiàn)RTL級(jí)運(yùn)算部件功能； 3、 對(duì)常見運(yùn)算部件算法進(jìn)行優(yōu)化，對(duì)功耗、時(shí)序等進(jìn)一步優(yōu)化； 4、 編寫測(cè)試用例，搭建驗(yàn)證平臺(tái)，進(jìn)行運(yùn)算部件功能仿真，并達(dá)到各種覆蓋率要求； 5、 對(duì)功能正確運(yùn)算部件進(jìn)行綜合，對(duì)運(yùn)算部件進(jìn)行優(yōu)化，保證生成網(wǎng)表滿足時(shí)序要求； 6、 對(duì)綜合后網(wǎng)表進(jìn)行形式化驗(yàn)證，保證生成網(wǎng)表功能正確性； 7、 對(duì)設(shè)計(jì)進(jìn)行功耗分析，初步評(píng)估運(yùn)算部件功耗信息； 8、 負(fù)責(zé)相關(guān)文檔編寫。 職位要求： 1、微電子、計(jì)算機(jī)、電子等相關(guān)專業(yè)，碩士及以上學(xué)歷； 2、熟悉微處理器體系結(jié)構(gòu)，工作原理； 3、熟練掌握Verilog、SystemVerilog等硬件描述語言進(jìn)行編程，具有扎實(shí)的數(shù)字電路基礎(chǔ)； 4、熟練使用modelsim或者VCS仿真工具者優(yōu)先； 5、熟悉數(shù)字前端設(shè)計(jì)流程或FPGA開發(fā)流程，熟練使用Dc,Formality,Leda，PrimeTime等EDA工具，了解后端設(shè)計(jì)流程，具有豐富的項(xiàng)目開發(fā)經(jīng)驗(yàn)者優(yōu)先； 6、具有高性能低功耗運(yùn)算器、SoC、通信類IP設(shè)計(jì)經(jīng)驗(yàn)者優(yōu)先； 7、熟練使用SystemVerilog和UVM/OVM驗(yàn)證方法學(xué)搭建驗(yàn)證平臺(tái)，具有相關(guān)項(xiàng)目經(jīng)驗(yàn)者優(yōu)先； 8、熱愛技術(shù)，工作細(xì)致，吃苦耐勞，擁有奉獻(xiàn)精神； 9、具有較強(qiáng)的學(xué)習(xí)能力、溝通能力和良好的團(tuán)隊(duì)合作精神; 10、簡(jiǎn)歷發(fā)送到huijuan.wang@ia.ac.cn，郵件名稱統(tǒng)一為 “姓名+應(yīng)聘崗位+畢業(yè)院校+學(xué)歷”; 11、待遇優(yōu)厚，詳情面談。 （2）EDA算法研究工程師（員工1~2名，學(xué)生1~2名） 崗位職責(zé)： 1、 參與DSP處理器項(xiàng)目，進(jìn)行數(shù)字電路物理實(shí)現(xiàn)設(shè)計(jì)及優(yōu)化算法研究； 2、 針對(duì)電路結(jié)構(gòu)進(jìn)行分析，進(jìn)一步進(jìn)行模板提取及規(guī)整化布局算法實(shí)現(xiàn)，提高處理性能； 3、 針對(duì)時(shí)鐘網(wǎng)絡(luò)進(jìn)行分析，根據(jù)驅(qū)動(dòng)數(shù)量，寄存器位置等信息對(duì)時(shí)鐘網(wǎng)絡(luò)實(shí)現(xiàn)進(jìn)行優(yōu)化，降低延時(shí)和功耗； 4、 進(jìn)行晶體管級(jí)電路優(yōu)化，分析功耗和驅(qū)動(dòng)強(qiáng)度關(guān)系，進(jìn)一步降低電路功耗； 5、 負(fù)責(zé)相關(guān)文檔編寫。 職位要求： 1、微電子、計(jì)算機(jī)、電子等相關(guān)專業(yè)，碩士及以上學(xué)歷； 2、熟悉微處理器體系結(jié)構(gòu)，工作原理； 3、掌握Verilog、C、C++、Java等編程語言，熟悉TCL等腳本語言，具有扎實(shí)的數(shù)字電路基礎(chǔ)； 4、熟悉Dc、Icc、PrimeTime等EDA工具，了解后端設(shè)計(jì)流程者優(yōu)先； 5、具有綜合、時(shí)序優(yōu)化、規(guī)整布局等相關(guān)算法研究者優(yōu)先； 6、具有時(shí)鐘樹綜合、聚類等相關(guān)算法研究者優(yōu)先； 7、熱愛技術(shù)，工作細(xì)致，吃苦耐勞，擁有奉獻(xiàn)精神； 8、具有較強(qiáng)的學(xué)習(xí)能力、溝通能力和良好的團(tuán)隊(duì)合作精神； 9、簡(jiǎn)歷發(fā)送到huijuan.wang@ia.ac.cn，郵件名稱統(tǒng)一為 “姓名+應(yīng)聘崗位+畢業(yè)院校+學(xué)歷”; 10、待遇優(yōu)厚，詳情面談。 （3）半定制設(shè)計(jì)工程師（員工1~2名，學(xué)生1~2名） 崗位職責(zé)： 1、 參與DSP處理器項(xiàng)目，進(jìn)行運(yùn)算部件數(shù)據(jù)通路的規(guī)整化半定制設(shè)計(jì)和優(yōu)化； 2、 針對(duì)已經(jīng)提取的數(shù)據(jù)通路規(guī)整化信息進(jìn)行半定制實(shí)現(xiàn)，對(duì)功能確定的規(guī)整部件實(shí)現(xiàn)定制設(shè)計(jì)，達(dá)到時(shí)序要求； 3、 將包含控制通路和定制的數(shù)據(jù)通路的運(yùn)算部件一起進(jìn)行時(shí)序和功耗優(yōu)化； 4、 負(fù)責(zé)相關(guān)文檔編寫。 職位要求： 1、微電子、計(jì)算機(jī)、電子等相關(guān)專業(yè)，碩士及以上學(xué)歷； 2、熟悉微處理器體系結(jié)構(gòu)，工作原理； 3、掌握數(shù)字電路半定制設(shè)計(jì)流程，具備半定制設(shè)計(jì)或動(dòng)態(tài)電路設(shè)計(jì)經(jīng)驗(yàn)者優(yōu)先； 4、熟悉Virtuoso、hspice、spectre等版圖設(shè)計(jì)工具和仿真工具者優(yōu)先； 5、使用過相關(guān)半定制設(shè)計(jì)工具者優(yōu)先； 6、熟悉Dc、Icc、PrimeTime等EDA工具，了解后端設(shè)計(jì)流程者優(yōu)先； 7、熱愛技術(shù)，工作細(xì)致，吃苦耐勞，擁有奉獻(xiàn)精神； 8、具有較強(qiáng)的學(xué)習(xí)能力、溝通能力和良好的團(tuán)隊(duì)合作精神； 9、簡(jiǎn)歷發(fā)送到huijuan.wang@ia.ac.cn，郵件名稱統(tǒng)一為 “姓名+應(yīng)聘崗位+畢業(yè)院校+學(xué)歷”; 10、待遇優(yōu)厚，詳情面談。 （4）FPGA設(shè)計(jì)工程師（員工1~2人） 職位要求： 1、碩士及碩士以上學(xué)歷； 2、熟悉Verilog代碼編寫，熟悉FPGA結(jié)構(gòu)； 3、熟悉FPGA結(jié)構(gòu)及整體設(shè)計(jì)流程； 4、熟悉Memory和IO等IP集成昂發(fā)； 5、熟悉chipscope等調(diào)試方法； 6、實(shí)習(xí)生要求保證實(shí)習(xí)半年以上； 7、簡(jiǎn)歷發(fā)送到zijun.liu@ia.ac.cn，郵件名稱統(tǒng)一為 “姓名+應(yīng)聘崗位+畢業(yè)院校+學(xué)歷”; 8、待遇優(yōu)厚，詳情面談。 （5）處理器仿真驗(yàn)證工程師（員工1~2人） 職位要求： 1、計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)、集成電路設(shè)計(jì)及驗(yàn)證等方向； 2、熟悉Verilog代碼、c語言及匯編語言編寫； 3、熟悉驗(yàn)證計(jì)劃編寫，熟悉代碼、功能覆蓋率統(tǒng)計(jì)； 4、有大型芯片驗(yàn)證經(jīng)驗(yàn)、熟悉UVM系統(tǒng)者優(yōu)先； 5、實(shí)習(xí)生要求保證實(shí)習(xí)半年以上； 6、簡(jiǎn)歷發(fā)送到zijun.liu@ia.ac.cn，郵件名稱統(tǒng)一為 “姓名+應(yīng)聘崗位+畢業(yè)院校+學(xué)歷”; 7、待遇優(yōu)厚，詳情面談。 |
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2樓2015-02-11 10:33:42
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