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王致遠(yuǎn)金蟲 (著名寫手)
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[求助]
詢問ZnO FET輸出特性曲線（Ids~Vds）有偏移的問題。
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各位大神好： 本人最近做了ZnO FET進(jìn)行了測試，電路連接如圖1，實(shí)驗(yàn)結(jié)果如圖2. 用PLD在100nm SiO2/Si(100)上生長了100nm的ZnO，其中Si（100）為n-type，電阻率為1~10Ω·cm。 然后用熱蒸發(fā)的方式在ZnO上面做了Au電極。電極間距400um，長度2mm。柵極做在襯底Si上，用銀膠做了一個(gè)點(diǎn)接觸點(diǎn)，或者整個(gè)背部都涂上銀膠，都做過。結(jié)果幾乎一致，如圖2. 圖2中，柵壓Vgs=0V時(shí)，源漏電壓Vds=0V，Ids~0A, 但是當(dāng)Vgs＞0V時(shí)，源漏電壓Vds=0V，Ids有一定的負(fù)值�。窟@是為什么，不應(yīng)該是0么？ 設(shè)定柵壓Vgs=10V，用萬用表測試了漏極和柵極之間的電壓（此時(shí)兩電極之間沒有接源表），兩電極之間竟有電壓 Vds~2V�。�！不應(yīng)該是0V么？ 總之，我的疑問就是圖2中為什么Vds=0V時(shí)，電流不為0，而是一定的負(fù)值�。�！ 圖 1.png 圖 2.png |
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王致遠(yuǎn)
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3樓2013-09-28 14:44:10
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王致遠(yuǎn): 金幣+30, ★★★★★最佳答案, 給出的解釋很好！謝謝！ 2013-09-28 14:40:36
王致遠(yuǎn): 金幣+30, ★★★★★最佳答案, 給出的解釋很好！謝謝！ 2013-09-28 14:40:36
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我做的FET也有這種現(xiàn)象，原因是氧化硅片的漏電流太大了，柵極電壓不僅僅提供電壓，還提供電流，從柵極流向源極和漏極。 以數(shù)字源表測量FET特性，Source接地，Drain施加掃描電壓Vds以及測量Ids，Gate施加固定偏壓Vgs以及測量Ig。 當(dāng)Vgs=0，且Vds=0時(shí)，顯然Ids=0。 當(dāng)Vgs>0，且Vds=0時(shí)，若SiO2層的絕緣效果不好（太薄，或者氧化不夠徹底，有針孔等），將產(chǎn)生從柵極流向源極的電流Igs>0，以及從柵極流向漏極的電流Igd>0，測量出的Ids=-Igs<0，這就是電流Ids為負(fù)值的原因。 此外，你可以測量一下柵極電流Ig（=Igd+Igs）比較一下Ids與Ig的大小，按你這圖的情況來看，應(yīng)該差不多，甚至可能Ig比Ids大，這樣?xùn)艠O的調(diào)控特性不明顯，測出來的FET特性不準(zhǔn)確。 好的FET器件，氧化硅片的漏電流比較好，至少在nA以下，最好Ids比Ig大100百倍以上，漏電流Ig的影響才可以忽略。 |
2樓2013-09-20 15:54:56
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5樓2015-12-08 09:40:56
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