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[交流]
半導體器件仿真工藝參數(shù) 求教 交流
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大家好: 我們在做一些器件仿真時,發(fā)現(xiàn)層次的摻雜濃度和雜質的注入深度,對仿真結果影響很大,很難較準確地預計我們的器件性能,我們知道foundry對工藝參數(shù)是嚴格保密的,不方便透露,有做過工藝的或者有這方面經驗的牛人們來交流,和大家分享下下這方面的經驗,比如N+大概能打到多深,PWELL的摻雜水平在什么范圍等等。。 不同工藝的技術和指標不一樣,我的附件中列了三種不同的工藝下地一部分層次,牛人能解決鄙人的該問題,我另外種種有賞 希望大家踴躍討論。。。。。。 |
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只有在Foundry 做PIE的人才能知道具體的工藝參數(shù)。但是現(xiàn)在的CMOS工藝,都是通過多次Ion Implantion完成的,單一工序的條件根本無法用來模擬器件的特性。 現(xiàn)在的Fab的SPICE Model,大部分都是通過實際器件進行參數(shù)提取的結果,在深亞微米范圍內,半導體器件的模型都不準確。短溝道效應,多重柵效應等,都沒有很準確的理論支持。對于深亞微米影響極為嚴重的溝道漏電流寄生特性,更無法進行準確仿真的。 工藝實踐走在器件理論的前面了,需要大家在Fab投入,才能獲得這是的器件模型。 |
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